Dram(7) 自作基板でSDRAM:テストデータ作成


 SDRAMの制御のテストデータ作成と、記憶データを読み出して検証する方式の検討をしました。


●構成と概要

 ハードウエア構成と構成を次に示します。 

 構成を見ると、左からトリガー発生用マイコン、FPGA、FT232H、パソコンです。FPGAの内部は、テストデータ発生部、データ整理部、FT232Hとのインタフェースで、動作クロックは90MHzと60MHzを使っています。データ整理部にSDRAMを接続予定です。
 それぞれの制御部間は、FIFOでバッファリングしています。










●概略動作


 8Kバイトブロック転送動作を、構成図と動作波形を並べて見ます。
 動作波形は、FifoRamの書込と、FifoRamを読み出してFT232Hに書き込むタイミングです。

 前半は、FifoDatとFifoDatSのデータを読み出し、8KByteのブロックにしてFifoRamに書き込んでいます。
 4バイト並列処理と90MHz動作で 8Kバイト転送は、67uS  1バイト当たり、8nS の高速動作を実現しました。

 後半は、FifoRamを読出し、FT232Hに書き込んでいます。
 FT232Hが発生するの60MHzのクロックで動作して、 8Kバイト転送は、171uS  1バイト当たり、21nS です。
 FT232Hは、60MHz動作なので、限界に近い速度で動作しています。






●動作の結果

 FT232H経由でパソコンが受けたデータをファイルにしてデータの内容を確認しました。
 ほとんど、正しく受信しているのですが、5回に1回程転送数が不足しましす。何故かな?
 ファイル化したデータを調べたら、次の様にデータ不足が有ります。又、データ抜けが起こる位置はランダムです。

 厄介なエラーだな!FPGAの空きピンは無いし。困ったな!








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