Dram(6) 自作基板でSDRAM:構成


 SDRAMの制御のハードウエア構成を検討しました。


●ハードウエア構成

 ハードウエア構成と概略構成を次に示します。 

 概略構成を見ると、左からデータ入力FIFO、中央にリング状に構成されたSDRAM、右に出力用のFIFO、と制御用のシーケンサが有ります。
 データ入力は、32ビットで8Kバイトのブロックです。32ビットを16ビットx2に変換して、SDRAMに記憶します。SDRAMから、記憶順に読出し、出力用のFIFOに16ビット単位で8Kバイトのブロック分格納します。

 ハードウエア構成を見ると、リフレッシュ時間管理カウンタと、書込み/読出しブロック管理レジスタと幾つかのレジスタです。
 クロックは、90MHzです。SDRAMは、標準で133MHz程度のクロックと思うのですが、マージンを考え速度を落として使います。

 リフレッシュは、1mS毎に128回で、消費電力低減のため2チップ別々にするので、1mS毎に256回です。

 SDRAMへの書込み、入力FIFOに8Kバイト貯まると、リフレッシュや読出し動作でなければ、8Kバイト連続して書込みます。書込み途中のリフレッシュ要求は待たせて書込みをします。

 SDRAMからの読出し、出力FIFO に8Kバイトの空きが有れば、リフレッシュや書込み動作でなければ、8Kバイト連続して読み出します。読出し途中のリフレッシュ要求は待たせて読出しをします。










 SDRAMは、性能の関係で次の512Mbit品とします。








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